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    • 专利摘要:
    本發明闡述半導體裝置及用於製作此等裝置之方法。UMOS(U形MOSFET)半導體裝置含有已在低溫下使用微波再生長或形成之單晶體閘極。可藉由以下操作來形成該等裝置：提供一半導體基板；在該基板中形成一溝渠；在該溝渠中形成一絕緣層；在該絕緣層上沈積一預閘極層，該預閘極層包括具有一非單晶體結構之一導電及/或半導電材料(Si或SiGe)；使該預閘極層與具有一單晶體結構之一晶種層接觸；及在低溫下使用微波加熱該預閘極層以使該非單晶體結構再結晶成一單晶體結構。此等程序可改良作為視情況在源極-井接面上面具有一個矽化物觸點之一單晶體結構之該閘極之電阻及遷移率，從而達成一較高切換速度UMOS裝置。本發明亦闡述其他實施例。
    公开号:TW201310547A
    申请号:TW101124821
    申请日:2012-07-10
    公开日:2013-03-01
    发明作者:Robert J Purtell；Steve Sapp
    申请人:Fairchild Semiconductor；
    IPC主号:H01L21-00
    专利说明:
    使用微波晶體再生之單晶體U形金氧半場效電晶體閘極
    本申請案一般而言係關於半導體裝置及用於製作此等裝置之方法。更特定而言，本申請案闡述含有已藉助低溫處理使用微波再生長之單晶體閘極之UMOS(U形MOSFET)半導體裝置。
    本申請案主張2011年7月11日提出申請之序列號為61/506,303之美國臨時申請案之優先權，該案之全部揭示內容皆以引用方式併入本文中。
    含有積體電路(IC)或離散裝置之半導體裝置用於各種各樣之電子設備中。IC裝置(或者晶片或離散裝置)包括已在半導體材料之一基板之表面中製造之一小型化電子電路。該等電路由諸多重疊層構成，包含含有可擴散至基板中之摻雜劑之層(稱為擴散層)或含有植入至基板中之離子之層(植入層)。其他層係導體(多晶矽或金屬層)或傳導層之間的連接(導通體或接觸層)。可以使用諸多步驟(包含生長各層、成像、沈積、蝕刻、摻雜及清潔)之一組合之一逐層程序製作IC裝置或離散裝置。通常使用矽晶圓作為基板且使用光微影來標記該基板之欲被摻雜之不同區域或沈積及界定多晶矽、絕緣體或金屬層。
    一種類型之半導體裝置，亦即，一金屬氧化物矽場效電晶體(MOSFET)裝置，可廣泛地用於眾多電子設備中，包含汽車電子裝置、磁碟驅動器及電源。某些MOSFET裝置可形成於已在基板中形成之一溝渠中。使得溝渠組態具有吸引力之一個特徵係電流垂直流動穿過MOSFET之通道。此准許比其中電流水平流動穿過通道且接著垂直穿過汲極之其他MOSFET高之一單元及/或電流通道密度。溝渠MOSFET裝置含有形成於溝渠中之一閘極結構，其中該閘極結構含有在溝渠之側壁及底部上(亦即，毗鄰基板材料)之一閘極絕緣層與已形成於該閘極絕緣層上之一導電層。
    本申請案闡述半導體裝置及用於製作此等裝置之方法。UMOS半導體裝置含有已在低溫下使用微波再生長或形成之單晶體閘極。可藉由以下操作來形成該等UMOS半導體裝置：提供一半導體基板；在該基板中形成一溝渠；在該溝渠中形成一絕緣層；在該絕緣層上沈積一預閘極層，該預閘極層包括具有一非單晶體結構之一導電及/或半導電材料(Si或SiGe)；使該預閘極層與具有一單晶體結構之一晶種層接觸；及在低溫下使用微波加熱該預閘極層以使該非單晶體結構再結晶成一單晶體結構。此等程序可改良作為一單晶體結構或在源極-井接面上面具有一個矽化物觸點之一單晶體結構之該閘極之電阻及遷移率，從而達成一較高切換速度UMOS裝置。
    根據各圖可更佳地理解以下說明。
    該等圖圖解說明半導體裝置及用於製作此等裝置之方法之特定態樣。連同以下說明一起，該等圖證實及解釋該等方法及透過此等方法產生之結構之原理。在圖式中，為清晰起見，放大層及區之厚度。不同圖式中之相同參考編號表示相同元件，且因此將不重複其說明。當在本文中使用術語「在...上」、「附接至...」或「耦合至...」時，一個物件(例如，一材料、一層、一基板等)可在另一物件上、附接至或耦合至另一物件，而不管該一個物件係直接在另一物件上、直接附接至或耦合至另一物件還是該一個物件與另一物件之間存在一或多個介入物件。此外，若經提供，則方向(例如，在...上面、在...下面、頂部、底部、側面、向上、向下、在...下方、在...上方、上部、下部、水平、垂直、「x」、「y」、「z」等)係相對的且僅僅以舉例方式且為便於圖解說明及論述而非以限制方式提供。另外，在參考一元件列表(例如，元件a、b、c)之情況下，此參考意欲包含所列元件中之任何一者自身、少於所有所列元件之任何組合及/或所有所列元件之一組合。
    以下說明供應特定細節以便提供一透徹理解。然而，熟習此項技術者將理解，可在不採用此等特定細節之情況下實施及使用該等半導體裝置以及製作及使用該等裝置之相關聯方法。確實，該等半導體裝置及相關聯方法可藉由修改所圖解說明之裝置及方法而付諸實踐且可結合工業中照慣例使用之任何其他設備及技術加以使用。舉例而言，儘管該說明係指U-MOS(U形MOSFET)半導體裝置，但可針對可含有或可不含有形成於一溝渠中之閘極結構之任何其他類型之半導體裝置(諸如LDMOS或CMOS裝置)修改該說明。
    在各圖中圖解說明且在本文中闡述半導體裝置及用於製作此等裝置之方法之某些實施例。在此等實施例中，如圖1中所繪示，該等方法可在首先提供一半導體基板105作為半導體結構100之一部分時開始。可使用此項技術中已知之任何半導體基板作為基板105。某些基板之實例包含單晶體矽晶圓、磊晶Si層及/或諸如在絕緣體上覆矽(SOI)技術中所使用之經接合晶圓。此外，通常用於電子裝置之任何其他半導電材料可在恰當條件下用作用於基板105之材料，包含Ge、SiGe、GaN、C及/或任何純的或複合半導體，諸如III-V或II-VI及其變體。此等基板中之任一者或全部可保持不摻雜或摻雜有任何數目之p型或n型摻雜劑或摻雜劑之組合。在某些組態中，基板105包括用任何類型或數目之n型摻雜劑重摻雜至所期望濃度之一單晶體Si晶圓。在其他組態中，基板105含有在一部分或其整個上部表面上之一單晶體磊晶層。
    半導體結構100可視情況含有位於基板105之上部表面之一部分上之一或多個磊晶(或「epi」)層。在圖1中，將個別磊晶層(或多個磊晶層)繪示為磊晶層110。在某些組態中，磊晶層110覆蓋基板105之實質上整個上部表面。在使用Si作為用於基板105之材料之情況下，磊晶層110包括Si。可使用此項技術中之任何程序(包含任何磊晶沈積程序)來提供磊晶層110。在某些實例中，可用任何類型或數目之p型摻雜劑輕摻雜該(該等)磊晶層，如圖1中所展示。
    接下來，如圖2中所展示，可在磊晶層110中(且視情況在基板105中)形成一溝渠120。可藉由任何已知程序形成溝渠120，包含使用形成於磊晶層110之上部表面上之一遮罩115，如圖1中所展示。接著，藉由使用任何蝕刻劑蝕刻磊晶層110之材料(且若期望，則蝕刻基板105)來形成溝渠120。在某些實施例中，可蝕刻磊晶層110直至溝渠120已在磊晶層110中達到所期望深度及寬度。
    溝渠120之深度及寬度以及寬度與深度之比(縱橫比)可經控制使得一稍後沈積之絕緣層適當地填充於該溝渠中且使空隙之形成最小化。在某些實施例中，溝渠之深度可介於自約0.1 μm至約100 μm之範圍內。在其他實施例中，溝渠之深度可介於自約2 μm至約5 μm之範圍內。在又其他實施例中，溝渠之深度可係此等量之任何適合組合或子範圍。
    在某些實施例中，溝渠之寬度可介於自約0.1 μm至約50 μm之範圍內。在其他實施例中，溝渠之寬度可介於自約0.1 μm至約1 μm之範圍內。在又其他實施例中，溝渠之深度可係此等量之任何適合組合或子範圍。
    關於溝渠中之此等深度及寬度，溝渠之縱橫比可介於自約1：1至約1：50之範圍內。在其他實施例中，溝渠之縱橫比可介於自約1：5至約1：8.3之範圍內。在又其他實施例中，溝渠之縱橫比可係此等量之任何適合組合或子範圍，
    在已形成該溝渠之後，可自所得結構移除遮罩115。接著，如圖3中所展示，可接著在溝渠120之側壁及底部上形成一閘極絕緣層125。該閘極絕緣層可係在半導體裝置中使用之任何介電材料。此等介電材料之實例包含氧化矽、氮化矽、氧氮化矽、氧化鉿(HfO2)及其組合。在某些實施例中，閘極絕緣層125可由一高品質氧化矽材料(或閘極氧化物)製成。
    可藉由在溝渠120之側壁及底部上形成一層之任何程序來形成閘極絕緣層125。在某些實施例中，可藉由沈積所期望介電材料直至其溢出溝渠120來形成閘極絕緣層125。在此沈積期間，可將所沈積介電材料之厚度調整至任何所期望厚度。可使用可在溝渠內形成一高度保形之階梯覆蓋之任何已知沈積程序來沈積介電材料。此等沈積程序之實例包含化學汽相沈積(CVD)程序(諸如SACVD(次大氣壓CVD))或高密度電漿氧化(HDP)或原子層沈積(ALD)程序。若需要，則可使用一回流程序來使所沈積介電材料回流，從而幫助減少介電材料內之空隙或缺陷。在已將介電材料沈積至所期望厚度之後，可使用一回蝕程序來移除過剩絕緣材料並形成閘極絕緣層125，如圖2中所展示。
    在其中閘極絕緣層125包括一閘極氧化物層之實施例中，亦可藉由在一含氧化物氣氛中氧化磊晶層110直至已在溝渠120之側壁及底部中生長所期望厚度之氧化物層來形成閘極氧化物層125。在此等實施例中，可執行氧化程序直至閘極氧化物層125之厚度可介於自約60 Å至約500 Å之範圍內。
    接著，如圖3中所展示，可在溝渠120中之閘極絕緣層125上沈積一預閘極層117。預閘極層117可包括具有一非單晶體結構之任何導電及/或半導電材料，包含非晶Si(a-Si)、多晶矽、GaN、非晶C(a-C)、含碳前驅物或SiGe。在某些實施例中，該預閘極層包括a-Si或SiGe。
    可藉由任何沈積程序來沈積預閘極層117，包含化學汽相沈積程序(例如，CVD、PECVD或LPCVD)或者使用預閘極層117之所期望材料作為濺鍍靶標之濺鍍程序。在其中預閘極層117含有Si材料之實施例中，可使用含Si氣體(諸如，矽烷、二-矽烷、三-矽烷、二氯矽烷、鍺烷或其組合)來沈積預閘極層117。預閘極層117可經沈積使得其填充且溢出溝渠120之上部部分，如圖3中所展示。
    在某些組態中，可在沈積期間或之後用任何所期望摻雜劑材料摻雜預閘極層117。在某些實施例中，可用含P及/或含B摻雜劑材料摻雜預閘極層117。在此等實施例中，預閘極層中之P及/或B摻雜劑之濃度可介於自約1×1018原子/cm3至約3×1020原子/cm3之範圍內。在其他實施例中，預閘極層中之P及/或B摻雜劑之濃度可介於自約1×1019原子/cm3至約2×1020原子/cm3之範圍內。在仍其他實施例中，該濃度可係此等量之任何適合組合或子範圍。
    可使用將獲得本文中所闡述之濃度之任何已知程序將P及/或B摻雜劑併入至預閘極層117中。在諸如其中使用矽烷氣體形成預閘極層之某些實施例中，可將一含P及/或含B氣體添加至該矽烷氣體。可使用之含P及/或含B氣體包含二硼烷、PH3、BCL3或其組合。在某些其他實施例中，可在已形成預閘極層117之後植入P及/或B摻雜劑。
    可接著對預閘極層117之結晶結構進行改質以形成具有一單晶體結構之一材料。在某些實施例中，可藉由使預閘極層117與一實質上類似材料之一晶種層118接觸來對該結晶結構進行改質，該實質上類似材料具有所期望單晶體結構且具有實質上類似於所期望單晶體結構之顆粒大小及顆粒定向。在某些組態中，如圖4A中所展示，可在預閘極層117上形成此晶種層118。在其他組態中，如圖4B中所展示，可在預閘極層117上形成一介電層119(亦即，一個氧化物層)。接著可在介電層119中形成一開口121，藉此曝露預閘極層117。接著，如圖4B中所展示，可在介電層118上方沈積晶種層118使得晶種層118填充於開口121中，藉此接觸預閘極層117。
    接著可藉由在低溫下用微波(MW)加熱預閘極層117之結晶結構來對該結構進行改質。此加熱程序亦可包含一非MW補充加熱系統。該加熱程序達到用於由MW輻射誘發之最佳顆粒生長之所期望溫度，從而致使預閘極層117中之材料之晶體使用晶種層118之結晶結構作為一晶種而再生長(且若預閘極層117中之摻雜劑存在，則活化該等摻雜劑)。在某些實施例中，此等低溫可低於約800℃。在其他實施例中，此等低溫可介於自約200℃至約800℃之範圍內。在又其他實施例中，該等溫度可介於自約200℃至約550℃之範圍內。在仍其他實施例中，此等低溫可係此等溫度之任何適合組合或子範圍。
    微波活化程序可使用政府法規允許用於工業應用之任何頻率或波長之微波。在某些實施例中，該等微波之頻率及波長可係國際法規允許用於工業應用之彼等頻率及波長中之任一者。在其他實施例中，該等微波之頻率可介於自約2.45 GHz至約5.8 GHz之範圍內且具有介於自約52 mm至約123 mm之範圍內之一波長。
    可執行微波活化程序達足以形成磊晶層110之任何時間。在某些實施例中，該時間之範圍可最多達約120分鐘，此比在形成磊晶層時使用之某些習用爐式程序中通常所需之5至6個小時短得多。在其他實施例中，此時間可介於自約1分鐘至約120分鐘之範圍內。在又其他實施例中，該時間可介於自約2分鐘至約60分鐘之範圍內。在仍其他實施例中，該時間可介於自約2分鐘至約15分鐘之範圍內。在甚至其他實施例中，該時間可係此等量之任何適合組合或子範圍。
    在某些實施例中，可使用快速熱處理(RTP)與一MW退火之一組合對結晶結構進行改質(且視情況活化摻雜劑)。在此等實施例中，可在自約900℃至約1100℃下執行RTP達約2分鐘至約15分鐘，且可在自約200℃至約550℃下執行MW退火程序達約2分鐘至約30分鐘。
    在某些實施例中，可在再結晶程序期間使用背景氣體以防止(或減少)氧氣或濕氣釘紮顆粒並阻止單晶體形成。此等氣體之實例包含「形成氣體」，亦即，H2/N2或H2或其組合。此等氣體可以足以獲得此等結果之任何濃度存在，諸如，N2中約4%至約100%之H2。
    可考量所期望性質來選擇單晶體結構之經再結晶顆粒大小及定向。在某些實施例中，單晶體結構可具有用於pMOS裝置中之p摻雜閘極之最佳遷移率之一[110]結構。在其他實施例中，該單晶體結構可具有用於MOS裝置中之最佳遷移率之一[100]定向。在一項實例中，預閘極層117可包括可藉由將多晶Si附著至晶種層118之一所期望晶體面[亦即，(111)、(100)或(110)或(311)]而轉換成單晶體Si之多晶Si。當使預閘極層117再結晶時，所期望晶體平面隨著其再結晶而傳播穿過該材料。
    一旦預閘極層117已再結晶(或再生長)有所期望單晶體結構，即可移除晶種層118(若需要)。在整個晶種層118接觸預閘極層117之情況下，在MW加熱程序期間兩個層一起生長以形成一單個層且不需要移除該晶種層。在其中晶種層118透過介電層119中之開口121接觸預閘極層117之情況下，可使用任何程序(包含拋光(亦即，CMP)或蝕刻)移除介電層119及晶種層18兩者。
    在其他實施例中，可在形成預閘極層117時使用低溫MW加熱將再結晶程序執行為一原位程序。在此等實施例中，可將Si或SiGe材料(或預閘極層117之其他材料)沈積為一單晶體結構，此乃因在存在MW輻射之情況下所沈積非晶(或多晶)結構在沈積期間再生長。在某些組態中，可藉由其中預閘極層117之所沈積非晶(或多晶)材料隨著其穿過一MW輻射區而再生長之一區細化程序來執行此原位再結晶程序。所期望大小及定向之一晶種晶體(或層)位於溝渠之底部中或Si台面上之別處使得可進行與正沈積於溝渠120中之非晶(或多晶)材料之接觸。
    在已將預閘極層117改質為包括一實質上單晶體結構之後，可由單晶體預閘極層117形成一閘極導體130(或閘極130)。在某些實施例中，如圖5中所展示，可藉由使用任何程序(包含一回蝕程序)移除單晶體預閘極層117之上部部分來形成閘極導體130。移除程序之結果亦移除在溝渠側壁之上部部分上之閘極絕緣層125，從而留下上覆於形成於溝渠120之底部上之閘極絕緣層125上且夾在留在溝渠側壁之下部部分上之閘極絕緣層125之間的閘極130，如圖5中所展示。
    接著可使用此項技術中已知之任何程序來完成溝渠MOSFET結構。在某些實施例中，可在磊晶層110之一上部部分中形成一p區245，如圖5中所展示。可使用此項技術中已知之任何程序形成該p區。在某些實施例中，可藉由在磊晶層110之上部表面中植入一p型摻雜劑且接著使用任何已知程序驅入該摻雜劑來形成p區245。
    接下來，可在磊晶層110之經曝露上部表面上形成一接觸區235。可使用此項技術中已知之任何程序來形成接觸區235。在某些實施例中，可藉由在磊晶層110之上部表面中植入一n型摻雜劑並接著使用任何已知程序驅入該摻雜劑來形成接觸區235。圖6中圖解說明在形成接觸區235之後的所得結構。
    接著，用一上覆絕緣層覆蓋閘極130之上部表面。該上覆絕緣層可係此項技術中已知之任何絕緣材料。在某些實施例中，該上覆絕緣層包括含B及/或含P之任何介電材料，包含BPSG、PSG或BSG材料。在某些實施例中，可使用任何CVD程序沈積上覆絕緣層直至獲得所期望厚度。該等CVD程序之實例包含PECVD、APCVD、SACVD、LPCVD、HDPCVD或其組合。當在上覆絕緣層中使用BPSG、PSG或BSG材料時，可使其回流。
    接著移除上覆絕緣層之一部分以留下一絕緣帽265。在圖6中所繪示之實施例中，可使用移除除閘極130以外之位置中之材料之任何已知遮罩及蝕刻程序來移除上覆絕緣層。因此，在閘極130上方形成一絕緣帽265。可使用任何回蝕或平坦化程序來移除上覆絕緣層之過剩的量。
    接下來，如圖7中所繪示，可蝕刻接觸區235及p區245以形成一插入區275。可使用任何已知遮蔽及蝕刻程序直至達到所期望深度(至p區245中)來形成插入區275。接下來，如圖6中所展示，可在絕緣帽265及接觸區235之上部部分上方沈積一源極層(或區)270。源極層270可包括此項技術中已知之任何導電及/或半導電材料，包含任何金屬、矽化物、多晶矽或其組合。可藉由任何已知沈積程序來沈積源極層270，包含化學汽相沈積程序(CVD、PECVD、LPCVD)或使用所期望金屬作為濺鍍靶標之濺鍍程序。源極層260亦將填充於插入區275中。
    在已形成源極層270之後(或之前)，可使用此項技術中已知之任何程序在基板105之背側上形成一汲極280。在某些實施例中，可藉由使用此項技術中已知之任何程序(包含一研磨、拋光或蝕刻程序)使基板105之背側變薄而在該背側上形成汲極280。接著，可如此項技術中已知在基板105之背側上沈積一導電層直至形成該汲極之導電層之所期望厚度，如圖7中所展示。
    由經再結晶預閘極層117形成之此等單晶體閘極(亦即，Si或SiGe閘極)及用於形成該等閘極之相關聯方法具有數個有用特徵。首先，照慣例在一U-MOS閘極中使用之a-Si、多晶矽及SiGe材料之電阻及遷移率通常受摻雜劑濃度、顆粒大小、顆粒定向及在已形成該等材料之後的熱預算之限制。可使用微波輻射來達成所期望晶體結構及定向連同摻雜劑活化。可藉由對階梯結構進行FIB切割以具有Si或SiGe之適當定向之面(所沈積層形成及再生長至該等面上)來判定用於以最佳速率及距晶種之最佳距離生長較佳晶體定向之最佳條件。此等FIB結構將被置於距溝渠適當距離之各種距離處以判定用於微波輻射進行之最佳再生長之條件。藉由一FIB切割產生之此等結構係可用於在不需要生長不同的Si或SiGe定向並經由所沈積閘極材料與其進行接觸之情況下產生單晶體閘極之一模板。接著可使用此等模板來製作可沿著距閘極溝渠結構之一最大距離傳播之一定向之所需單晶體晶種層。
    其次，單晶體Si或SiGe閘極亦使得能夠形成單晶體閘極與形成於閘極結構上之矽化物之間的一較清晰界面，其不同於一多晶矽或a-Si或SiGe閘極之間的在熱處理期間不穩定之界面。沿著一單晶體之生長提供一較平滑界面，該界面允許形成一較厚矽化物以使至單晶體閘極之一邊界較靠近於溝渠MOSFET裝置之源極與井接面。此組態允許形成具有較低閘極電阻之一較低薄層電阻閘極(其具有較大的抗熱降解性)且允許形成一較高切換速度裝置。
    應理解，本文中所提供之所有材料類型僅係出於說明性目的。因此，儘管特定摻雜劑係n型及p型摻雜劑之名稱，但可在該等半導體裝置中使用任何其他已知n型及p型摻雜劑(或此等摻雜劑之組合)。同樣地，雖然本發明之裝置係參考一特定導電類型(P或N)闡述的，但該等裝置可組態有相同類型之摻雜劑之一組合或可藉由適當改質而組態有相反的導電類型(分別係N或P)。
    確實，摻雜劑輪廓可跨越在P/N、N/P、N-I-P、P-I-N、N-I-N或N-I-P組態上形成P/N層之閘極結構而變化。在某些組態中，n、p及/或純質摻雜劑之此等組合可藉由在接通環繞閘極之電場時最佳化該電場以針對一既定磊晶電阻提供較高擊穿電壓(BVDSS)來提供一經改良之電荷平衡。同樣地，亦可在終止溝渠中使用摻雜劑之此等組合，該等終止溝渠可比有源裝置溝渠深以比在某些經慣例摻雜之溝渠之情況下以較小晶粒大小提供較高BVDSS。
    本申請案亦係關於一種UMOS半導體裝置，其包括：一半導體基板，其含有一溝渠；一絕緣層，其在該溝渠中；一單晶體Si或SiGe閘極層，其在該絕緣層上，其中該閘極層之單晶體Si或SiGe材料已在低溫下使用微波由一非單晶體結構再結晶；一絕緣層，其在該閘極層上方；以及一源極及一汲極。
    除任何先前所指示之修改形式以外，熟習此項技術者亦可在不背離本說明之精神及範疇之情況下設想出眾多其他變化形式及替代配置，且隨附申請專利範圍意欲涵蓋此等修改形式及配置。因此，儘管上文已結合目前認為係最實際且較佳之態樣特定且詳細地闡述了資訊，但熟習此項技術者將明瞭，可在不背離本文中所陳述之原理及概念之情況下做出眾多修改，包含但不限於形式、功能、操作方式及使用。此外，如本文中所使用，實例意在僅為說明性且絕不應理解為限制性。
    100‧‧‧半導體結構
    105‧‧‧基板
    110‧‧‧磊晶層
    115‧‧‧遮罩
    117‧‧‧預閘極層
    118‧‧‧晶種層
    119‧‧‧介電層
    120‧‧‧溝渠
    121‧‧‧開口
    125‧‧‧閘極絕緣層
    130‧‧‧閘極導體/閘極
    235‧‧‧接觸區
    245‧‧‧p區
    265‧‧‧絕緣帽
    270‧‧‧源極層
    275‧‧‧插入區
    280‧‧‧汲極
    圖1展示用於藉助磊晶(或「epi」)層之上部表面上之一遮罩製作含有一基板及該磊晶層之一半導體結構之方法之某些實施例；圖2繪示用於製作含有形成於磊晶層中之一溝渠之一半導體結構之方法之某些實施例；圖3繪示用於製作含有在溝渠中之一閘極絕緣層之一半導體結構之方法之某些實施例；圖4A及圖4B展示用於製作含有一晶種層之一半導體結構之方法之某些實施例；圖5展示用於製作含有形成於閘極絕緣層上之一單晶體閘極之一半導體結構之方法之某些實施例；圖6展示用於製作含有在閘極上之一絕緣帽之一半導體結構之方法之某些實施例；且圖7展示用於製作含有一溝渠MOSFET裝置之一半導體結構之方法之某些實施例。
    100‧‧‧半導體結構
    105‧‧‧基板
    110‧‧‧磊晶層
    117‧‧‧預閘極層
    118‧‧‧晶種層
    125‧‧‧閘極絕緣層
    权利要求:
    Claims (20)
    [1] 一種用於在一半導體裝置中製作一單晶體閘極結構之方法，其包括：提供一半導體基板；在該基板中形成一溝渠；在該溝渠中形成一絕緣層；在該絕緣層上沈積一預閘極層，該預閘極層包括具有一非單晶體結構之一導電及/或半導電材料；使該預閘極層與具有一單晶體結構之一晶種層接觸；及在低溫下使用微波加熱該預閘極層以使該非單晶體結構再結晶成一單晶體結構。
    [2] 如請求項1之方法，其中該預閘極層包括非晶Si、多晶矽或SiGe。
    [3] 如請求項1之方法，其中該接觸程序包括在該預閘極層上沈積該晶種層。
    [4] 如請求項1之方法，其中該接觸程序包括：在該預閘極層上方沈積一介電層、在該介電層中形成一開口且接著沈積該晶種層使得其實質上填充該開口。
    [5] 如請求項1之方法，其中在低於約550℃之一溫度執行該加熱。
    [6] 如請求項1之方法，其中該加熱程序之該低溫介於自約200℃至約550℃之範圍內。
    [7] 如請求項1之方法，其中該加熱程序之該溫度介於自約400℃至約550℃之範圍內。
    [8] 如請求項1之方法，其進一步包括：用一摻雜劑摻雜該預閘極層且接著使用該等低溫微波活化該摻雜劑。
    [9] 一種用於製作一UMOS(U形MOSFET)半導體裝置之方法，其包括：提供一半導體基板；在該基板中形成一溝渠；在該溝渠中形成一絕緣層；在該絕緣層上沈積一預閘極層，該預閘極層包括具有一非單晶體結構之一導電及/或半導電材料；使該預閘極層與具有一單晶體結構之一晶種層接觸；及在低溫下使用微波加熱該預閘極層以使該非單晶體結構再結晶成具有一單晶體結構之一閘極層；在該閘極層上方形成一絕緣層；及形成一源極及一汲極。
    [10] 如請求項9之方法，其中該預閘極層包括非晶Si、多晶矽或SiGe。
    [11] 如請求項9之方法，其中該接觸程序包括在該預閘極層上沈積該晶種層。
    [12] 如請求項9之方法，其中該接觸程序包括：在該預閘極層上方沈積一介電層、在該介電層中形成一開口且接著沈積該晶種層使得其實質上填充該開口。
    [13] 如請求項9之方法，其中在低於約550℃之一溫度執行該加熱。
    [14] 如請求項9之方法，其中該加熱程序之該低溫介於自約200℃至約550℃之範圍內。
    [15] 如請求項9之方法，其中該加熱程序之該溫度介於自約400℃至約550℃之範圍內。
    [16] 如請求項9之方法，其進一步包括：用一摻雜劑摻雜該預閘極層且接著使用該等低溫微波活化該摻雜劑。
    [17] 一種用於在一半導體裝置中製作一單晶體閘極結構之方法，其包括：提供一半導體基板；在該基板中形成一溝渠；在該溝渠中形成一絕緣層；在該絕緣層上之具有一單晶體結構之一晶種層；在該晶種層上沈積一預閘極層，該預閘極層包括具有一非單晶體結構之一導電及/或半導電材料；在低溫下使用微波加熱該預閘極層以使該非單晶體結構再結晶成一單晶體結構。
    [18] 如請求項17之方法，其中該預閘極層包括非晶Si、多晶矽或SiGe。
    [19] 如請求項17之方法，其中在低於約550℃之一溫度執行該加熱。
    [20] 如請求項17之方法，其進一步包括：用一摻雜劑摻雜該預閘極層且接著使用該等低溫微波活化該摻雜劑。
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    同族专利:
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